话说刘伟旻平时竞赛培训课程由于各种原因，无故缺席多次，主要刘伟旻同志过去基本上都是听得懵懵懂懂。
加上大三最后一年课程，为了未来的保研大业，必须舍卒保车。
因为本人对软件使用还是比较有悟性的，果断选择软件。
本人研究着Cypress 的PSOC。（主要是FPGA板子都被借走了....）
后来嘛，听着听着何老师说，发现原来FPGA板子很强大，而且比赛需要。
直接就果断地再去问一次，发现有人还了板子。
哈哈，果断就当FPGA达人，一直到竞赛哥都是主力啊。
一开始嘛，以前EDA课的时候也就用Xilinx 10.1，忽然等我现在就用13.1了，软件更新也忒快了吧。
独立分开了XPS和SDK，这个一开始我也不懂啥意思，按照何老师给的课件自己摸索呗，他给的课件还是AXI总线的，我去，我们竞赛用的是PLB总线，总线差别还是不少的，高段对低端的，不试不知道，一试吓一跳，总线是伟大的发明，怪不得之前夜大侠一直要我看西门子的总线。.....开始懂了......
主要还是用VHDL语言，最近我在研习verilog，发现差不多，分不清哪个的优缺点，感觉VHDL比较规范。
IP核自己建立的很多。LED、LCD、SEG、PWM、ADC、DAC、LCD_advanced、ADS7841。
中断IP核、定时器IP核。
C语言主要用于中断服务程序，设计了自动增益，相位的测量。
尝试了在硬件底层测量频率，峰峰值的，或者在C语言测量。
最后参与了曼彻斯特码的设计以及锁相环的设计。
学到的东西只是一个底层，为我夯实基础。
很高兴有这个机会学到这么多，而且有一班志同道合的同学一起努力。
上传一下比赛前的自己设计的图片
从7月3号开始到8月31，这么短时间接触一个自己不太懂的软件，并用于设计大赛。
分两段时间，7月到7月17，为期两周多，用于完成老师布置的熟悉软件任务。
从8月10号到8月31，用于软件设计阶段，主要任务都在这段时间完成，这段才是重要。
那一段时间都是1点睡，7点半起，吃早饭，真佩服自己的毅力。
基本上现在是不能回到那个程度，天天编程。
到比赛8.31到9.3才开始用ISE，将大赛任务完成。
其实我们大家这次比赛地都不差，可惜是我们准备不太充分，学校对比赛不重视。
其实我们都很强。
我犯了一个左倾错误，以为能满足任务就可以了，但是检测老师认为他自己确信的才是正确的。
这个就涉及自动锁相环和手动协助锁相环的设定。
就是自己疲惫导致的错误，不然自己跟E组很多成员估计就能上全国复赛了。
恨死自己。
既然经过了，享受过了。
就是幸福的。
总比混混沌沌的好。
现在重新回到课堂感觉不习惯，我还是喜欢自己动手操作的实践，老师说的芯片太烂了。
不禁偷笑。
不管怎样，加油吧，明天填表保研。加油！！