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创建于 2011-11-08 群主:特权同学 管理员: 木易 qixiangyujj CrazyBingo 成员:1644 话题:901
讨论和学习CPLD/FPGA的空间!在这里我们一同迈向HDL硬件设计开发的大门!我们的口号是:让verilog普及风暴来得更猛烈些吧!
玩转Zynq连载24——用户自定义IP核的移植
玩转Zynq连载22——[ex03] 基于Zynq PL的PLL配置实例
玩转Zynq连载21——Vivado中IP核的移植
玩转Zynq连载20——基于FPGA的模块化设计
玩转Zynq连载18——[ex01] 小试牛刀,基于Zynq PL的第一个工程
玩转Zynq连载17——新建Vivado工程
玩转Zynq连载16——Ubuntu16.04 64bit安装
玩转Zynq连载15——使用GIT进行工程备份和版本管理8
玩转Zynq连载15——使用GIT进行工程备份和版本管理7
Sensor Demoasic (CFA)IP仿真实例
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基于FPGA的FFT和IFFT IP核应用实例
请问那个65M,108M,130M是怎样通过25MHz时钟分频来的?
基于FPGA的图像FFT滤波处理
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