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Xilinx FPGA入门连载9:Verilog语法检查

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http://pan.baidu.com/s/1jGjAhEm1_看图王.jpg

1 Verilog语法检查

         继续上一个lesson,我们已经创建并且编辑好Verilog源码文件。现在我们要到ISE中对这个源码进行语法检查。如图所示,在“Hierarchy”下,我们需要先选中sp6.v这个源代码文件。接着在“Processes”中单击“Synthesize - XST”前面的“+”号,展开综合选项。2_看图王.jpg

         如图所示,展开“Synthesize - XST”后,我们看到了4个选项,双击“Check Syntax”这个项目,即“语法检查”功能。3_看图王.jpg

         数秒后,我们可以看到“Check Syntax”选项的前面出现了绿色的勾号,说明语法检查完成,并且通过。4_看图王.jpg

         与此同时,在ISE最下方的“Console”窗口中,打印了语法检查结果的报告。如图所示,这里看到语法检查没有发现任何的errors和warnings。5_看图王.jpg

 

         当然了,如果有语法错误时,会是什么情况呢?大家不妨自己动手试试,随便将源代码中的某个“;”去掉,在重新进行“Check Syntax”后,就可以出现如下的提示和报告。6_看图王.jpg

         语法检查有一点非常好,就是在ERROR中会明确定位的具体出错的位置,即某一个LINE附近(注意是附近,不一定就能准确定位到错误的那一行,可能是它的上下行)有错误,大家可以根据这个提示查找错误。另外必须提醒注意的是,并不是有几个ERROR就表示有几个实际的ERROR,可能多个ERROR对应的是一个实际的ERROR。

 

 

 

 

 


楼主可见

  1. swjtu1314 1#

    支持一下!!~~