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Xilinx FPGA入门连载34:超声波测距终极结果显示之除法器IP解析

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配套例程和更多资料下载链接:

http://pan.baidu.com/s/1jGjAhEm

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1 概述

         在本例程的工程源码distance_compute.v中,例化了一个3个除法IP核。当然了,这3个除法IP核实际上配置完全一样,因此我们在IP核配置时,只要配置一遍即可。这里我们简单的来看看这个IP核是如何创建、配置并使用的。

 

2 新建源文件

打开ISE工程,如图所示,在“Design à Implementation à Hierarchy”中的任意位置单击鼠标右键,弹出菜单中选择“New Source..”。2.jpg

在“New Source Wizard”中,做如图所示的设置。

●  “Select Source Type”中选择新建文件类型为“IP (CORE Generator & Architecture Wizard)”。

●  “File name”即文件名,我们命名为“div”。

●  “Location”下面输入这个新建文件所存放的路径,我们将其定位到工程路径下的“ipcore_dir”文件夹下。

●  勾选上“Add to project”。3.jpg

         完成以上设置后,点击“Next”进入下一步。

 

3 IP选择

         在“Select IP”页面中,如图所示,我们在“View by Function”下面找到“Math Functions à Dividers à Divider Generator”,单击选中它,接着点击“Next”进入下一步。4.jpg

         如图所示,弹出“Summary”页面后,点击“Finish”即可。

 5.jpg

4 乘法器配置

         在Divider中,只有一个配置页面,如图所示。

●  被除数(dividend)、除数(divisor)和商(quotient)的位宽都设置为“16”。

●  余数(Remainder Type)的输出类型即余数(Remainder)。

●  “Operand Sign”为无符号数(Unsigned)。6.jpg

         直接点击“Generate”生成配置好的IP核即可。

 

5 例化模块

         “Generate”完成后,如图所示,我们可以在“Hierarchy”中选中div.xco即刚刚产生的IP核模块,然后双击打“Processes”下的“View HDL Instantiation Template”查看IP核的例化模板。7.jpg

         例化模板打开如图所示,矩形区域内的代码我们复制到工程源码中,对“(  )”内的接口做好映射,就可以将其集成到我们的设计中。8.jpg

         如下代码所示,在我们的设计中,除法器被例化了3次,注意这里的3次例化,代表了实际上就有3个完全一样内部结构的乘法器实现在了设计中,而不是软件上函数调用的仅仅只有一个函数、只占用一个函数代码空间的情况。

 

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