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Xilinx FPGA入门连载57FPGA 片内异步FIFO实例之功能仿真

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配套例程和更多资料下载链接:

http://pan.baidu.com/s/1jGjAhEm

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1 Xilinx库设置

         打开文件夹sp6ex20下的ISE工程。

如图所示,切换到“Design à Simulation”界面。鼠标选中“vtf_sp6.v”文件。

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         此时,在“Processer:vtf_sp6”下,选择“Simulate Behavioral Model”,然后点击鼠标右键,弹出菜单中选择“Process Properties…”。

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         如图所示,确认设置好在安装Modelsim过程中编译好的ISE Library路径。设定完成后点击“OK”回到ISE主界面。

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2 功能仿真

         如图所示,双击“Simulate Behavioral Model”开始仿真。

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         接着,Modelsim中我们可以查看读FIFO的波形。

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         FIFO操作的规则大体可以归纳如下:

  写使能信号fifo_wren拉高时,当前的写入数据fifo_wrdb有效,即fifo_wrdb被存储到FIFO中,如测试波形中依次写入的数据babbbcbd……。

  读使能信号fifo_rden拉高时,第2个时钟周期读出数据出现在fifo_rddb有效,如测试波形中依次写入的数据babbbcbd……。

  读写数据分别和读写时钟同步。

  写入数据是8bit位宽,读出数据是16bit位宽,则读出的数据是高8bit代表第一个写入的8bit数据,低8bit代表第二个写入的8bit数据。

 

 

 

 


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