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在FPGA中,边沿检测电路中,都用的是时钟上升沿。满足触发器的建立与保持时间吗?


always@(posedge clk)

begin

b<=a;

c<=b;

end

assign d=!b&c;


这是检测a上升沿的电路,在时钟上升沿,b变化,同时,c采b上个时钟的数据,可是这时,b已经变化,能满足保持时间吗?

 

楼主可见

  1. jm2000 1#

    这个就是要满足保持时间的;


    你画出电路图可以看出是两个触发器链接;如果从B到C路径延迟太小不能满足保持时间就要在路径上加延迟来保证hold的要求