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发现了一个疑问:

    第四章DDR2控制器    P97

always @(posedge clk or negedge rst_n)

if(!rst_n) num <= 9'd0;

else if((cstate == SWRDB) || (cstate == SRDDB)) begin

if(local_ready) num <= num+1'b1;

else ;

end

else num <= 9'd0; 

这里代码第五行else后没有了么?我的理解是local_ready为低电平时,传出的数据为无效,即

else

    num <= num;


请管理员和特权老师确认~

楼主可见

  1. rowen 1#

    在C语言中是什么都不执行,但是这verilog中,这种写法应该是像你说的那样,保持状态吧,还请高手指点!