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把50Hz的时钟通过PLL输出160MHz,但是仿真结果却是高阻态,这是怎么回事啊?在quartusII内部仿真和modelsim上仿真结果都是高阻态,不能正确输出。求助大家啊

楼主可见

  1. qixiangyujj 4#

    应该是没问体的,,估计是你的时钟信号没有设置对,你可以重新检查下自己的CLK信号

  2. tao2000 3#

    输入频率太低,VCO无法锁定

  3. 木易 2#

    代特权同学回答:

    实现理论上没问题.应该是你的仿真激励有问题,检查下你的输入时钟和复位

  4. Hoki 1#

    50Hz    -->    160MHz  , 这好像不能做到吧