首页->【FPGA/CPLD助学小组】

128 0

复位电路

本文节选自特权同学的图书《FPGA设计实战演练(逻辑篇)》

配套例程下载链接:http://pan.baidu.com/s/1pJ5bCtt

 

         FPGA器件在上电后都需要有一个确定的初始状态,以保证器件内部逻辑快速进入正常的工作状态。因此,FPGA器件外部通常会引入一个用于内部复位的输入信号,这个信号称之为复位信号。对于低电平有效的复位信号,当它的电平为低电平时,系统处于复位状态;当它从低电平变为高电平时,则系统撤销复位,进入正常工作状态。由于在复位状态期间,各个寄存器都赋予输出信号一个固定的电平状态,因此在随后进入正常工作状态后,系统便拥有了我们所期望的初始状态。(特权同学,版权所有)

         复位电路的设计也很有讲究,一般的设计是期望系统的复位状态能够在上电进入稳定工作状态后多保持一点时间。因此,阻容复位电路可以胜任一般的应用;而需要得到更稳定可靠的复位信号,则可以选择一些专用的复位芯片。复位信号和FPGA器件的连接也有讲究,通常也会有专用的复位输入引脚。(特权同学,版权所有)

         至于上电复位延时的长短,也是很有讲究的。因为FPGA器件是基于RAM结构的,它通常需要一颗用于配置的外部ROMFlash进行上电加载,在系统上电稳定后,FPGA器件首先需要足够的时间用于配置加载操作,只有在这个过程结束之后,FPGA器件才能够进入正常的用户运行模式。而上电复位延时过短,等同于FPGA器件根本就没有复位过程;当然了,如果上电复位延时过长,那么对系统性能甚至用户体验都会有不通程度的影响,因此,设计者在实际电路中必须对此做好考量,保证复位延时时间的长短恰到好处。关于FPGA器件的复位电路,我们也需要注意以下几个要点:

●  尽可能使用FPGA的专用复位引脚。(特权同学,版权所有)

●  上电复位时间的长短需要做好考量。(特权同学,版权所有)

●  确保系统正常运行过程中复位信号不会误动作。(特权同学,版权所有)

 

 

楼主可见