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本人在正在通过程序产生数据8bit数据,8bit数据转为12bit,通过ch7301进行vga显示,,程序里面涉及到一些信号的延时,功能仿真的时候可以看到延时,但是下到板子上面却看不到延时,反而会出现信号比原信号超前的情况;有些信号本来应该是周期性的高低电平,但是用chipscope观测的时候高电平有时能看到,有时却又看不到,请问这是为什么?另外,请问什么样的信号需要做时序约束,又该如何去约束?

谢谢!

楼主可见

  1. gxiaob 2#
    回复:laurengao

    如果系统频率大于50MHz,全局时钟周期约束是一定要做的。同时要考虑一些时序例外,比如多周期路径,伪路径。在FPGA设计中存在四种路径:

    1) Pad到第一级reg

    2)reg到reg

    3)最后一级reg到pad

    4)输入pad到输出pad

    不同的路径需要不同的约束。

    具体可看这里的免费视频培训资料:

    http://www.xilinx.com/training/free-video-courses.htm#FPGA

    这里有关于约束的讲解。

     谢谢高老师!

  2. laurengao 1#

    如果系统频率大于50MHz,全局时钟周期约束是一定要做的。同时要考虑一些时序例外,比如多周期路径,伪路径。在FPGA设计中存在四种路径:

    1) Pad到第一级reg

    2)reg到reg

    3)最后一级reg到pad

    4)输入pad到输出pad

    不同的路径需要不同的约束。

    具体可看这里的免费视频培训资料:

    http://www.xilinx.com/training/free-video-courses.htm#FPGA

    这里有关于约束的讲解。