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板卡上的时钟进入FPGA后,经过MMCM/PLL/计数分频器 等产生另外一个时钟clkif。

FPGA与外部设备的接口就用这个时钟,关系如下图所示。比如FPGA配置外部器件的SPI接口等情况。

此时input delay和output delay该如何设置?感觉不应该再像您课件中讲的那样计算了,毕竟时钟不是从板卡上的一个源出来的了。

楼主可见

  1. laurengao 1#
    在源同步设计中会经常用到set_input_delay和set_output_delay.首先在设计上要保证数据与随路时钟经过相同的路径以保证两者延迟一致。例如,数据经过ODDR输出,那么时钟也要经过ODDR输出。其次,具体约束的中需要的参数计算方式可以看看Vivado中的Template,里面有详细的公式。