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1. setup时序有问题,一般是数据路径延时过大,可能是组合逻辑太复杂了(需要优化代码)或者线延时过大(应该是布局布线不合理,尝试不同的实现方案).

2. hold时序有问题, 一般是目标单位的时钟延时过大.高老师,这个很少发生吗?

楼主可见

  1. iamwangbo 2#
    哦,好的,谢谢高老师!
  2. laurengao 1#
    对的。在FPGA设计中时钟有专用走线,因此很少发生。