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目前,世界上最流行的两种硬件描述语言Verilog HDL和VHDL都是在20世纪80年代初期开发出来的,前者由Gateway Design Automation公司(该公司于1989年被Cadence公司收购)开发。

Verilog HDL和VHDL都是用于逻辑设计的硬件描述语言,并且都已成为IEEE标准。VHDL是在1987年成为IEEE标准,Verilog HDL则在1995年才正式成为IEEE标准。之所以VHDL比Verilog HDL早成为IEEE标准,这是因为VHDL是由美国军方组织开发的,而Verilog HDL 则是从一个普通公司的私有财产转化而来的。正是基于Verilog HDL的优越性,它才成为IEEE标准,因而有更强的生命力


VHDL 其英文全名为VHSIC Hardware Description Language,而VHSIC则是Very High Speed Integrated Circuit的缩写词,意为甚高速集成电路,故VHDL其准确的中文译名为甚高速集成电路的硬件描述语言。

Verilog HDL和VHDL作为描述硬件电路设计的语言,都能形式化地抽象表示电路的结构和行为,支持逻辑设计中层次与领域的描述,可利用高级语言的结构特点来简化电路的描述,具有电路仿真与验证机制以保证设计的正确性,以及支持电路描述由高层到低层的综合转换。硬件描述与实现工艺无关,便于文档管理,易于理解和设计重用。

但是,Verilog HDL和VHDL又各有其自己的特点。由于Verilog HDL早在1983年就已推出,至今已有30多年的应用历史,因而Verilog HDL拥有更广泛的设计群体,成熟的资源也远比VHDL的丰富。


与VHDL相比,Verilog HDL的最大优点为,它是一种非常容易掌握的硬件描述语言,只要有C语言的编程基础,通过较短时间的学习,再加上一段实际操作,即可在2~3个月内掌握这种设计语言,并能够独立完成一些简单数字模块的设计与验证。而掌握VHDL设计技术就比较困难,这是因为VHDL的特点是语法要求严格,设计不够直观,对设计人员的软件编程素质要求较高,需要一定的软件编程基础。目前,国内高校本科阶段的教学基本都以VHDL的教学为主。但是,由于其软件编程语法与高校所传授的C语言课程语法差别较大,导致很多学生与工程技术人员在学习和使用VHDL时感觉灵活性较差。

目前版本的Verilog HDL和VHDL在行为级抽象建模的覆盖范围方面也有所不同。一般认为,Verilog HDL在系统级抽象方面比VHDL略差一些,而在门级开关电路描述方面比VHDL强得多。

因此,Verilog HDL是目前在数字电子系统设计领域使用最为广泛的一种面向硬件的描述语言。其最大的特点是语法与C语言类似,而且某些语法的定义甚至是完全一致的,非常适合工程技术人员、学生和相关设计人员在短时间内、零基础下进行快速的自学。该种硬件描述方式可以在算法级、寄存器传输级(RTL级)、门级的多种抽象设计层次上对数字系统进行建模,并可以描述设计的行为特性、数据流特性、结构组成,以及包含响应监控和设计验证方面的时延和波形产生机制。此外,Verilog HDL提供了编程语言接口,用户可以通过该接口在模拟、验证期间从外部访问设计,包括模拟的具体控制和运行。

Verilog HDL不仅定义了语法,而且对每个语法结构都定义了清晰的模拟、仿真语义。因此,用这种语言编写的模型能够使用Verilog HDL仿真器进行验证。Verilog HDL从C语言中继承了多种操作符和结构,所以从结构上看二者有很多相似之处。

楼主可见

  1. 木易 1#

    看来Bingo是Verilog HDL的忠粉啊!