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当前的数字电子系统设计有多种设计方法,但一般均采用自顶向下的设计方法。随着技术的发展,一个数字电子系统中往往集成了数十万到数百万个器件,传统的自底向上的设计方法已不太现实。因此,一个设计往往从系统级设计开始,把系统划分成多个大的基本的功能模块,每个功能模块再按一定的规则分成下一个层次的基本单元,如此一直划分下去,如所示。

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通过自顶向下的设计方法可实现设计的结构化,使一个复杂的系统设计由多个设计者分工合作来完成。图3.1中,顶层模块由模块A、模块B、模块C和模块D组成,模块A、模块B和模块D均由不同的子模块构成。这样可以先设计顶层模块,完成系统各个功能实现所需要的接口定义与设计,然后按照顶层模块功能的要求,划分子模块分别进行设计。其中,模块A和模块B、模块D复用了子模块B1和D1,这样可以大大简化设计人员的设计工作量,并便于实现层次化的管理与设计资源的复用。


在使用Verilog HDL进行面向目标对象的数字系统设计时,其简要设计流程如下图所示。

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对于Verilog HDL与VHDL而言,面向目标对象的设计流程是基本一致的。首先,根据所要实现的数字电子系统功能进行设计抽象,建立系统功能模型。然后,利用HDL代码描述系统功能,并对所描述的代码进行模拟与仿真。通过观察仿真结果,验证所写代码是否能够实现所需完成的数字系统功能,如果不能,需要返回代码描述环节进行设计迭代;如果可以,则将代码进行综合和代码下载。当代码下载到目标对象中后,数字电子系统设计完成。

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