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CPLD想要工作,只有电源远远不够,还需要一个“心脏”。而这个心脏,便是晶振及时钟源。-5等级的EPM240T100C5N的频率最大能达到201MHz,但在频率要求不是很高的前提下,可以采用50MHz作为CPLD的“心脏”。CPLD需要标准有源晶振提供时钟,不能像MCU那样使用无源晶振。在FPGA/CPLD中一般采用7mm×5mm或5mm×3mm封装的有源晶振作为时钟源(国产FPGA京微雅阁支持无源晶振,源于内部有8051内核的架构)。

复位电路的作用很重要,其设计将给电路调试、运行带来很大的便利。由于50MHz时钟源的心脏,以及复位信号的优先级别最高,所以必须连接至全局时钟网络。具体电路设计如图所示。

图中的晶振电源引脚的0.1mF电容起滤波的作用,而复位部分上拉3.3V,10mF电容通过充放电实现一定的硬件消抖功能,防止系统由于小振荡而复位(当然大部分产品中不会允许用户复位,因此复位电路可以相应省略)。

备注:

(1)CPLD内有一块UFM,即User Flash Memory,该模块为用户可调用的Flash存储器,同时它也包含内部时钟10MHz(当然不是很稳定);在成本敏感而且工作频率不高的产品中,可以采用内部时钟;具体设计在后续章节中将会给出。

(2)复位引脚从全局时钟网络输入并非是必需的,但是全局时钟网络本来就可以当作输入来使用,同时为了达到更高的同步性,采用这样的设计较为常见。


楼主可见