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同步复位原理:同步复位只有在时钟沿到来时复位信号才起作用,则复位信号持续的时间应该超过一个时钟周期才能保证系统复位。

        异步复位原理:异步复位只要有复位信号系统马上复位

两种方式各有优缺点

下面我们分别看下两种方式的区别


    1.同步复位

always @ (posedge clk )//or negedge rst_n
	if (!rst_n)
		b<= 1'b0;
	else 
		b <= a;

RTL:

2016-04-06_163438.jpg


 2.异步复位

always @ (posedge clk or negedge rst_n )//
	if (!rst_n)
		b<= 1'b0;
	else 
		b <= a;

RTL:

2016-04-06_164842.jpg


        和异步复位相比,同步复位没有用上寄存器的CLR端口,综合出来的实际电路只是把复位信号rst_n作为了输入逻辑的使能信号。那么,这样的同步复位势必会额外增加FPGA内部的资源消耗。

       同步复位的好在于它只在时钟信号clk的上升沿触发进行系统是否复位的判断,这降低了亚稳态出现的概率;它的不好上面也说了,在于它需要消耗更多的器件资源,这是我们不希望看到的。


那么我们可以想到能不能把两者结合起来,这样,既解决了同步复位的资源消耗问题,也解决了异步复位的亚稳态问题。


   3. 异步复位、同步释放

module syn_asyn_rst(clk, rst, a, b,c);

	input  clk;
	input  rst;
	input a;
	output reg b,c;
	
	reg rst_n;
	
	always @(posedge clk)
		rst_n <= rst;
	
	always @ (posedge clk or negedge rst_n )//
	if (!rst_n)
		b<= 1'b0;
	else 
		b <= a;
	
	always @ (posedge clk or negedge rst_n )//
	if (!rst_n)
		c<= 1'b0;
	else 
		c <= b;
endmodule

RTL:

2016-04-06_170648.jpg

各自的优缺点:

1、总的来说,同步复位的优点大概有3条:
    a、有利于仿真器的仿真。
    b、可以使所设计的系统成为100%的同步时序电路,这便大大有利于时序分析,而且综合出来的fmax一般较高。
    c、因为他只有在时钟有效电平到来时才有效,所以可以滤除高于时钟频率的毛刺。他的缺点也有不少,主要有以下几条:
    a、复位信号的有效时长必须大于时钟周期,才能真正被系统识别并完成复位任务。同时还要考虑,诸如:clk skew,组合逻辑路径延时,复位延时等因素。
    b、由于大多数的逻辑器件的目标库内的DFF都只有异步复位端口,所以,倘若采用同步复位的话,综合器就会在寄存器的数据输入端口插入组合逻辑,这样就会耗费较多的逻辑资源。

 2、对于异步复位来说,他的优点也有三条,都是相对应的
     a、大多数目标器件库的dff都有异步复位端口,因此采用异步复位可以节省资源。
     b、设计相对简单。
     c、异步复位信号识别方便,而且可以很方便的使用FPGA的全局复位端口GSR。
缺点:
       a、在复位信号释放(release)的时候容易出现问题。具体就是说:倘若复位释放时恰恰在时钟有效沿附近,就很容易使寄存器输出出现亚稳态,从而导致亚稳态。
       b、复位信号容易受到毛刺的影响。

    所以说,一般都推荐使用异步复位,同步释放的方式,而且复位信号低电平有效。这样就可以两全其美了。

    

个人能力有限,出错请见谅,很期待能一起学习讨论

                    

                                                                                             编辑 :  Augus yang

                                                                                              时间  :2016/5/21


作者于2016-05-21 17:59:24修改!
楼主可见

  1. longever 2#

    不明白有的 有的异步复位信号 后面加了3级同步 

  2. 小梅哥 1#

    感谢“有梦想的汪”分享。