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Verilog HDL 与FPGA的认知火花

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创建于 2018-01-12 群主：shwnyoo 成员：3 话题：10

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bat与Verilog 互动自动产生文件头部内容

shwnyoo 2019-04-09 23:35:56 最后回复：2019-04-09 23:36:26

48 1

QuestaSim 仿真脚本文件（*.do）在UltraEdit软件下语法高亮设置

shwnyoo 2018-10-28 09:20:48 最后回复：2018-10-28 09:21:16

179 1

基于FPGA 的 UART_RX仿真脚本例程

shwnyoo 2018-05-06 10:04:06 最后回复：2018-05-19 10:15:31

12 1

Altera FFT 仿真时出现vsim-3033 错误，原因

shwnyoo 2018-05-06 17:44:52 最后回复：2018-05-06 17:45:33

103 1

基于FPGA 的 UART_RX仿真

shwnyoo 2018-05-06 10:20:35 最后回复：2018-05-06 10:21:14

4 1

基于FPGA 的 UART_RX实例

shwnyoo 2018-05-06 10:18:20 最后回复：2018-05-06 10:19:04

15 1

UART_TX_sim【UART_TX仿真文件】

shwnyoo 2018-05-06 10:06:11 最后回复：2018-05-06 10:14:56

17 1

uartTX实例

shwnyoo 2018-05-06 10:10:18 最后回复：2018-05-06 10:11:48

9 1

基于FPGA 的 UART_TX仿真脚本例程

shwnyoo 2018-05-05 23:23:39 最后回复：2018-05-05 23:24:46

8 1

QuestaSim下使用脚本进行仿真例程代码之.do文件编写

shwnyoo 2018-01-24 19:58:28 最后回复：2018-04-02 09:21:18

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