首页->【Verilog HDL 与FPGA的认知火花】

10 1

`timescale 1ns/1ps
module UART_TX_sim();

reg clk;
reg rst;

reg [7:0] indata;
reg en;

wire tx,busy,chkm;

uartTX uartTX_inst(.clk(clk),
                                 .rst(rst),
                                 .en(en),
                                 .indata(indata),
                                 .busy(busy),
                                 .chkm(chkm),
                                 .tx(tx)            
                     );
            
initial
   begin
       clk = 1'b0;
       rst = 1'b0;
       en=0;
       indata=8'h00;
       #50
    rst = 1'b1;
    en=1;
    indata=8'hab;
   
     end            
 always
    #10 clk = ~clk;    
                    
//always @(posedge clk)
        //if(~busy)    begin                        
            //indata=8'haa+2'b10;
            //#50
            //en=0;
            //#100
            //en=1;    
      //end
        //else if (indata == 8'hb0)
        //$stop();    
      
endmodule

作者于2018-05-06 10:04:40修改!
楼主可见

  1. shwnyoo 1#

    UART_TX_sim【UART_TX仿真文件】    使用此脚本能够提高自动化程度