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强大的VHDL与verilog语言之间互相转换的软件,让你不再受语言工具困扰!

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楼主可见

  1. sunzhichao 11#

    `timescale 1ns / 100psmodule Decode38_test; reg Enable;reg [2:0] A_in;initial
    begin
    Enable = 1'b0;
    A_in = 3'b000;
    end always Enable = #200 ~Enable;always A_in = #20 $random; wire [7:0]


    Y_out;Decode38 Decode38_uut(.Enable(Enable),.A_in(A_in),.Y_out(Y_out)); endmodule

  2. ZERO-SPACE 10#

    试试看

  3. z658290 9#

    bucuo

  4. shuishoudao 8#

    谢谢楼主啦

  5. jaures168 7#
    thank you
  6. lvjing 6#

    好东西下来用用

    谢谢楼主

  7. 小伟 5#

    好强大啊

  8. yzyseal 4#

    学习

  9. juvenok 3#

    下下来试试

  10. fishmars 2#

    试试看

  11. 87603725 1#

    好软件