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湘哥:altera有个参考设计,叫高性能参考设计中使用了DDR或者其他外挂ram,这个外挂ddr怎么和用户逻辑接口啊?我看所有参考设计检验的都是主机对这个ddr的读和写。

 

骏哥:无论是老器件的altmemphy,还是新器件的uniphy都提供了一组avalon读写总线,
http://www.altera.com/technology/memory/mem-index.jsp

http://www.altera.com/literature/lit-external-memory-interface.jsp

 

湘哥:altera的参考设计都是cpu对端点存储器的自写自读式的“自娱自乐”。而一般实际中都需要用户写数据,然后cpu读取,或者cpu写数据用户读走。你说的的这个avalon接口在参考设计中只开放给了cpu

 

骏哥:

 

提供了一组avalon总线。外部的主端,无论CPU还是其他都可以自由对控制器访问控制。

 

楼主可见

  1. tubujia 3#

    借帖子,我还有个疑问,就是altera的pcie dma核必须在qsys下做吗?是为了分配系统空间地址吗?为什么要分配这个地址呢,像传统逻辑那样,单独例化每个ip核,然后互联,不行吗?

  2. 木易 2#

    湘哥:

     

    这个是在Qsys内部,但是我数据在Qsys外面啊,比如数据存在一个Qsys外面的FIFO里,这个fifo里的数据怎么写到这个DDr3?

     

  3. 木易 1#
    湘哥:难道是那个参考设计没有引出来?
    假如我不用这种外挂ram;而是只是要内部ram呢?
    比如这个参考设计DDR接口并未开放接口给用户逻辑,只是export了引脚信号
    骏哥: 开放给你了呀! 你export给用户逻辑也可以用